한양과학기술고등학교

에듀테크 프로젝트 대시보드

Flip-Flop Architecture

디지털 논리 회로의 핵심, 상태를 기억하는 최소 단위 순차 회로 학습

Interactive Simulation

SR-FF
Output Q
0
Output Q'
1

SR Flip-Flop

Set-Reset 플립플롭은 가장 기본적인 형태입니다. S(Set)는 출력을 1로, R(Reset)은 0으로 만듭니다. 두 입력이 모두 1인 경우는 부정 상태로 사용하지 않습니다.
SRQ(n+1)상태
00Q(n)불변(Hold)
010리셋(Reset)
101셋(Set)
11X부정(Invalid)

JK Flip-Flop

SR 플립플롭의 부정 상태를 보완한 범용 플립플롭입니다. J=1, K=1일 때 현재 상태를 반전(Toggle)시킵니다.
JKQ(n+1)상태
00Q(n)불변(Hold)
010리셋(Reset)
101셋(Set)
11Q'(n)반전(Toggle)

D Flip-Flop

Data 또는 Delay 플립플롭으로 불립니다. 입력 D의 값을 그대로 출력 Q로 전달하며, 클록 동기화에 필수적입니다.
DQ(n+1)상태
00리셋
11

T Flip-Flop

Toggle 플립플롭입니다. 입력 T가 1일 때마다 출력이 반전됩니다. 카운터 회로 구성에 자주 사용됩니다.
TQ(n+1)상태
0Q(n)불변
1Q'(n)반전